4月15日，美国CCL厂商Advanced Chip and Circuit Materials(简称: ACCM)宣布，公司Celeritas HM50与HM001材料正式实现商业化应用。
该材料体系从根本上解决了大尺寸AI加速器及先进封装架构中的关键失效问题，包括板级翘曲(Warpage)、封装弯曲(Package Bow)、焊点疲劳(Solder Fatigue)以及高频信号损耗。
其中，Celeritas HM50为负热膨胀系数(CTE)材料(-8 ppm/°C)，Celeritas HM001为近零CTE材料。两者在同一叠构(Stackup)中协同应用，可将电路板整体CTE降低至10 ppm/°C以下，同时实现Tier 9级超低损耗电性能。
81%
基于HM50有限元分析(FEA)：50mm大尺寸AI芯片，JEDEC −40/+125°C测试条件；HM50+HM001组合叠构可实现更低等效CTE。
Celeritas HM50有限元分析(FEA)结果显示：传统PCB(CTE为18 ppm/°C，左图)与采用HM50材料的PCB (CTE为10 ppm/°C，右图)相比，性能差异显著。基于FR-4的传统PCB方案无法通过JEDEC可靠性认证，而采用HM50的PCB性能提升超过100倍。同时，板级翘曲与封装弯曲分别降低64%和81%。当HM50与HM001组合应用于叠构时，可实现更低的等效CTE。
当前，所有构建AI基础设施的超大规模云厂商正同时面临两大核心挑战：
①.首先是热机械失配问题。随着AI加速器尺寸不断突破光刻掩模(Reticle)限制，硅材料(CTE约2–4 ppm/°C)与传统PCB材料(约18 ppm/°C)之间的显著差异，导致严重的回流焊翘曲、封装变形及焊点疲劳失效。
②.其次是信号完整性瓶颈。在HBM、UCIe及Chiplet互连驱动下，数据速率已跃升至100+ Gbps，传统PCB介质材料难以满足高速信号传输需求。
长期以来，行业通常分别应对这两类问题。而ACCM通过统一材料体系，实现热机械性能与电性能的协同优化，一次性解决两大瓶颈。
相比之下，当前备受关注的玻璃基板方案仍为正CTE体系，且在电性能方面并未提供有效改进。
ACCM首席运营官Keshav Amla表示：“我们并非对叠构进行渐进式优化，而是通过材料创新消除长期制约系统扩展的基础性瓶颈。HM50凭借-8 ppm/°C的负CTE特性，可显著降低电路板整体CTE，即使在高铜厚设计中，也可实现12、10甚至8 ppm/°C以下的精确调控。而在下一代高速应用中，HM001作为Tier 9级超低损耗材料，可替代传统信号层介质，并提供近零CTE特性。两者结合，为设计工程师提供了前所未有的设计裕量。”
ACCM提出“分层材料匹配”设计理念，针对AI加速器叠构中不同功能层进行材料优化配置。HM50：用于电源层与接地层(Power/Ground Planes)，侧重热机械性能调控 ；HM001：用于高速信号层(Signal Layers)，实现电性能与热机械性能协同优化。
Celeritas HM50的热膨胀系数(CTE)为−8 ppm/°C，即材料本身具有负CTE特性。在标准叠构中应用于电源层后，可持续拉低电路板的等效CTE，实现板级CTE的精准调控。
有限元分析(FEA)结果表明，其实际效果包括：板级翘曲降低64%、封装弯曲降低81%，以及焊点疲劳寿命提升超过100倍。与传统高速材料相比，HM50可将原本无法通过JEDEC可靠性认证的设计，提升至远超标准要求的水平。
在电性能方面，HM50同样具备优势，其介电常数(Dk)为3.55，介质损耗(Df)为0.0055，属于Tier 6级材料，相较传统FR-4材料实现显著性能提升。目前该产品已具备量产能力。
Celeritas HM001用于替代传统高速信号层介质材料。在CTE低于2 ppm/°C、介电常数(Dk)为2.90以及介质损耗(Df)为0.001(Tier 9级，且全频段稳定)的条件下，可满足100+ Gbps AI加速器互连的信号完整性要求。
同时，叠构中的每一层HM001材料均可贡献近零CTE，实现电性能与热机械性能的叠加优化，带来协同提升效果。目前该产品同样已具备量产能力。
Celeritas HM50与Celeritas HM001已全面实现商业化供应，可通过ACCM位于威斯康星州的制造基地进行订购、送样及可靠性认证导入。
ACCM是一家总部位于美国加利福尼亚州圣何塞的先进材料公司，在威斯康星州设有生产基地，专注于PCB、封装基板及build-up层介电材料的研发与制造。公司致力于为人工智能、超高速数字系统及半导体封装提供关键材料解决方案。Celeritas HM50、HM001及SF1600为其面向AI加速器及超高速应用的核心产品组合。
